CONTENIDO: DISEÑO DE SISTEMAS EMBEBIDOS
Introducción
Sistemas embebidos en lógica programable
Desafíos del diseño digital
Modelo de rebalse (Waterfall Model)
Modelo de prototipo (Prototype Model)
Métricas de diseño
Velocidad
Energía
Tamaño
Costo
Otras métricas de diseño
LÓGICA PROGRAMABLE Y LENGUAJES DE DESCRIPCIÓN DE HARDWARE
Circuitos digitales con lógica programable
Circuito combinacional
Circuito secuencial
Dispositivos lógicos programables: CPLD y FPGA
Recursos adicionales en dispositivos FPGA
Lenguajes de descripción de hardware
Niveles de abstracción en lenguajes de descripción de hardware
Síntesis y simulación de archivos de descripción de hardware
Verilog HDL
Estructura module
Sección port list
Sección Declaraciones de ports
Sección Declaración de tipos de datos
Descripción de la funcionalidad del circuito
Instanciación de module
Conexión por orden y por nombre
Representación de valores en Verilog HDL
Operadores en Verilog HDL
Circuitos combinacionales y secuenciales en Verilog HDL
Bloque always
Sentencia assign
Estructuras de control
Sentencia if-else
Sentencia case
Sentencia for
Ejemplo
Multiplicador de Booth
HERRAMIENTAS DE DISEÑO DE HARDWARE
Herramientas de diseño de hardware
Flujo de diseño con dispositivos lógicos configurables
Plataformas y licencias de Quartus II
Proyectos en Quartus II
Interfaz gráfica de Quartus II
Creación de proyecto
Creación del archivo de diseño
Entrada del diseño (Design Entry)
Compilación del diseño
Etapa fitter (place & route)
Configuración
Asignación de pines (Pin Planner)
Programador del dispositivo
Simulación del diseño
Simulación de diseños digitales con lenguajes de descripción de hardware: testbench
Simulación en el flujo de diseño de Quartus II
Flujos de simulación en Quartus II
Configuración de la simulación en Quartus II (opción NativeLink) Inicialización de ModelSim a Nivel RTL (opción NativeLink)
Inicialización de ModelSim a Nivel Gate (opción NativeLink)
Simulación con ModelSim
Configuración de los estímulos de la simulación
SOFT-PROCESSORS EN DISPOSITIVOS FPGA
Introducción a soft-processors
Arquitectura del procesador Nios II
Características del procesador Nios II
Versiones de Nios II
Instrucciones personalizables (Custom Instructions)
Síntesis de software a hardware
Licencia de Nios II
Recomendaciones para diseños con Nios II
Concepto de configuración de soft-processors
Flexibilidad de periféricos y mapa de direcciones
Bus Avalon
Características del bus Avalon
Interfaz Avalon Memory-Mapped
Transferencias en Avalon-MM
Típica transferencia de lectura y escritura
Transferencias de lectura y escritura con wait-states fijos
Transferencia con pipeline
Transferencias burst
Interfaz Avalon Interrupt
Generador de interrupción
Receptor de interrupción
Interfaz Avalon Streaming
Características de la interfaz Avalon Streaming
Interfaz Avalon Conduit
Interfaz Avalon Tri-state Conduit
Componentes de biblioteca
DISEÑO DE SISTEMAS EMBEBIDOS EN LÓGICA PROGRAMABLE
Sistemas-en-chip-programable (SOPC)
Flujo de Diseño de Sistemas en Chips Programables
Qsys y SOPC Builder
Directorio de proyecto en Qsys
Diseño de SOPC en Qsys
Realización del flujo de diseño de un SOPC
Creación del proyecto de máxima jerarquía
Creación del diseño del SOPC
Configuración del SOPC
Interfaz gráfica de Qsys
Definición de la fuente de reloj externa
Configuración de los componentes
Selección y configuración del procesador Nios II
Selección y configuración de la memoria RAM interna del dispositivo FPGA
Selección y configuración del temporizador del sistema (Interval Timer)
Selección y configuración de un puerto de entrada/salida (PIO Parallel IO) Selección y configuración de un puerto de comunicaciones JTAG (JTAG UART)
Configuración del SOPC
Asignación automática de direcciones de memoria
Asignación automática de interrupciones
Configuración de los vectores de reset y exception del procesador Nios II del sistema
Configuración de las entradas y salidas del SOPC
Generación del sistema en Qsys
Solapa del generador del sistema (Generation)
Instanciación del SOPC en Quartus II
Agregado de lógica adicional y asignación de pines
Agregado de lógica adicional
Asignación de nombres a los puertos
Conexión de la lógica externa
Asignación de pines
GENERACIÓN DEL SOFTWARE
Generación de software para Nios II
Capa de abstracción de hardware (HAL) y Sistemas Operativos (OS)
Capa de abstracción de hardware (HAL)
Sistema operativo (OS)
Estructura monolítica
Estructura micronúcleo
Estructura híbrida
Sistemas operativos para SOPC
Estructura de la HAL de Altera
Modelo genérico de los controladores de dispositivos de la HAL de Altera
Desarrollo de software embebido para el procesador Nios II de Altera
Ambiente de desarrollo de software para el procesador Nios II
Flujo de diseño con Nios II EDS
Makefile y Nios II SBT
Creación de un proyecto de software en Nios II SBT
Ejecución de Eclipse para Nios II SBT y la inicialización del espacio de trabajo
Estableciendo el espacio de trabajo del proyecto (Workbench)
Creación del proyecto en Nios II SBT
Programación del código de la aplicación
Configuración del proyecto BSP: editor de BSP (BSP Editor)
Solapa Main
Categoría Common
Categoría Advanced
Solapa Software Packages
Solapa Drivers
Solapa Linker
Solapa Enable File Generation
Solapa Target BSP Directory
Propiedades del proyecto BSP
Configuración del proyecto de aplicación
Construcción de los proyectos
IMPLEMENTACIÓN DEL SOPC
Introducción
Implementación del hardware y software Ejecución del software desde memoria interna del dispositivo FPGA
Creación de los archivos de inicialización de memoria interna
Inclusión automática de los archivos de inicialización de memoria al proyecto Quartus II
Inclusión manual de los archivos de inicialización de memoria al proyecto Quartus II
Ventajas y desventajas de la utilización de memoria interna del dispositivo FPGA
Ejecución del software desde la memoria flash de configuración del dispositivo FPGA
Aplicación boot loading
Configuración por defecto de boot loading en la HAL de Altera
Configuración de opciones de la aplicación boot loading
Inclusión de memoria flash en el SOPC
Selección y configuración de memoria flash en SOPC
Programación de la flash del sistema
Creación del archivo de configuración de Flash Programmer
Especificación de la configuración de Flash Programmer
Opciones de Flash Programmer
Ejecución del software desde memoria externa de almacenamiento masivo
Características de las memorias SD
Modo de funcionamiento de las memorias SD
Selección y configuración de memoria SD en SOPC
VERIFICACIÓN DEL FUNCIONAMIENTO DE SISTEMAS EMBEBIDOS EN DISPOSITIVOS FPGA
Introducción
Simulación de SOPC
Generación de un modelo de simulación en Qsys
Depuración en placa de desarrollo de SOPC
Nios II Software Build Tools for Eclipse
Componente Nios II System ID
Generación del archivo OBJdump
Consola de Nios II y funciones de la biblioteca stdio
Desbordamiento de la pila
Puntos de quiebre (Breakpoints) y ejecución paso-a-paso
In-System Memory Content Editor
SignalTap II Logic Analyzer
EL LENGUAJE DE COMANDOS TCL
Introducción
El lenguaje de comandos Tcl
Sintaxis básica del lenguaje Tcl
Intérprete Tcl
Creación de archivos de comandos Tcl
Ejecución de archivos de comandos Tcl
Creación y sustitución de variables en Tcl
Creación de variables
Sustitución
Operaciones aritméticas con variables: comando expr
Sustitución anidada Sustitución backslash
Evaluación de cadenas de caracteres: comando eval
Listas
llength
lindex
lsearch
lappend
foreach
Estructuras de control en Tcl
Comando if/then/else/elseif
Comando switch
Comando for
Comando foreach
Comando while
Comando break y continue
Procedimientos
Alcance de las variables en procedimientos (Scope)
Comandos de entrada/salida
Comando open
Comando close
Comando puts
Comando gets
Comentario
Ejecución de archivos Tcl por línea de comando
LENGUAJE DE COMANDOS TCL EN HERRAMIENTAS DE DISEÑO: QUARTUS II
Lenguaje de comandos Tcl en herramientas de diseño
Soporte de archivos de comandos Tcl en Quartus II
Paquetes Tcl (Tcl Packages)
Ejecutables de línea de comandos de Quartus II
Utilidad para ayuda de paquetes y comandos Tcl en Quartus II
Creación y manipulación de proyectos en Quartus II con comandos Tcl
Paquete ::quartus::project
Comando project_exist
Comando project_new
Comando project_open
Comando project_close
Comando create_revision
Comando export_assignments
Creación de proyectos en Quartus II mediante comandos Tcl
Ejemplo: creación de proyecto en Quartus II mediante comandos Tcl
Asignación de pines
Compilación de proyectos en Quartus II con comandos Tcl
Paquete ::quartus::flow
Comando execute_flow
Compilación de Proyectos en Quartus II mediante comandos Tcl
Ejemplo: compilación de proyecto en Quartus II mediante comandos Tcl
UTILIDADES Y ARCHIVOS DE COMANDOS PARA LA GENERACIÓN DE SOPC
Introducción
Utilidades en Qsys y Nios II SBT
Utilidades y archivos de comandos en Qsys
Creación y manipulación de SOPC con qsys-script
Ejemplo de arquitectura de SOPC en Qsys
Generación del SOPC en Qsys con ip-generate
Generación de los archivos de simulación del SOPC con ip-make-simscript
Utilidades y archivos de comandos en Nios II SBT
Archivos makefile en Nios II SBT Archivos de comandos y utilidades de línea de comandos de Nios II SBT
Comandos Tcl para la configuración del proyecto BSP
Generación del proyecto BSP y comandos Tcl “Callbacks”
Herramientas de línea de comando GNU para Nios II (Consola “bash”)
Utilidades GNU para Nios II de Altera
nios2-elf-gcc y nios2-elf-g++
nios2-elf-objdump
Creación de archivos de inicialización de memoria
Conclusiones
